这门课最大的特点就是自学，事先不做准备，只在实验开始前听老师讲两句，基本上一下午是做不完的，遇到奇怪的问题也别指望助教一下能帮你解决。一般是周三晚上才有下一个实验的ppt，而周四下午就做实验了。我都选择晚上尽量直接做好，然后下午检查完了就走。 前几个实验基本就是小学生编程的水准，后面几个稍有些难度。 >>更多

这门课其实就是Verilog写代码，可能最开始接触有点方，但是Verilog学起来并不难（虽然有时候极其玄学。。。。）。前几次作业很简单，一个晚上绝对能弄完，甚至能空出来很久。不过等到做状态机那一次，建议提前准备，我一般是周五下午检查，然后一般是周四晚上写，那次状态机由于难度陡增，周四晚上在小伙伴帮 >>更多

Verilog靠自学。大作业好多用外设的，然而最后助教评分还是看复杂度…如果设计没有新意，外设也没有特别占优势。倒不如做好自己会的那点东西，或者比较有趣的东西，不要为了外设而外设 >>更多

verilog就是门玄学，莫名其妙就报错了，不知道改了哪就又能成功运行。。虽然每次作业都能完成，但还是对verilog半懂不懂。。 吐槽： ①开发板反面是交大校徽，怀疑是交大淘汰了nexy2和3之后低价转让给蜗壳的 >>更多

前面的实验平时花时间做就基本没什么问题，最后自己设计的大作业目测只有加外设才能拿高分，本人没加外设，只拿开发板完成，最后一次实验给分也不怎么地。幸好不是做时钟秒表，否则据说时钟秒表做的再好也没有高分。 >>更多