模拟与数字电路实验(卢建良) 2020秋 2019秋 2018秋 2017秋 2016秋 2015秋 2014秋  课程号:01115201
2020秋 2019秋 2018秋 2017秋 2016秋 2015秋 2014秋  课程号:01115201
6.4(34人评价)
  • 课程难度:中等
  • 作业多少:中等
  • 给分好坏:一般
  • 收获大小:一般
选课类别:计划 教学类型:实验课
课程类别:本科计划内课程 开课单位:计算机科学与技术系
课程层次:学科群 学分:1
课程主页:暂无(如果你知道,劳烦告诉我们!)
点评 写点评
taoky 2018秋

看到同学来点评这门课了,所以我也来写点东西……评分在分数出来之后可能会修改。已修改

这门课大概就是使用 Verilog 语言在 Vivado 中写“代码”,刷 FPGA 开发板,实现功能。今年的实验手册应该和之前不一样,是直接用的 Xilinx 的大学教学手册。不得不说,这个手册的编排极不上心,一堆 typo 和一些奇怪的小问题。助教会在实验前发中文翻译版本,但是实话讲,这个“中文翻译”不仅原样继承了英文版的错误,还添加了一些新的 typo……

FPGA 开发板本身其实还不错,但是 Vivado 坑还不少。我用的 Mac,Vivado 没有 Mac 版本,所以我开了一个 Linux 虚拟机装 Vivado,在这一个学期中,感觉自己发现了不少 bug,比如说——Vivado 的项目文件不能放在 VMWare 的共享文件夹中,不然不能仿真,之类的。

另外 Vivado 的行为级建模疑似有坑:一个控制七段数码管分时复用的代码,用行为级写的时候发现时钟频率高 && 两个数码管靠得近的时候不正常,但是用数据流写就没问题了。但是之后没有遇到类似的问题。

每次实验的时候对不少同学(估计还包括助教)来讲都是不眠之夜,其实非常建议提前做完,可以省下不少事情,毕竟你不知道写代码,合成,实现,生成比特流和烧板子的时候到底会出什么幺蛾子——而且这一套流程还很

给以后学这门课的同学一些学习建议:

  1. 牢记你用 Verilog 写的东西是电路,不是顺序执行的代码。
  2. 重视 Vivado 在合成、实现、生成比特流的时候给你的警告和严重警告。把所有的严重警告解决,并且弄清楚每个警告是什么意思非常重要——比如,有的时候,Vivado 在合成的时候会给你做一点“优化”,但你不一定会想要这样的优化(其实很多时候这代表你的代码有点问题)
  3. 对了,仿真很重要。能通过仿真的代码不一定是正确的,但是通不过仿真的代码一定是错误的。遇到问题的时候手写一下 tb,可以省不少事。

我最后大作业做的是 2048,加上了四首 BGM。感觉还行。

PS:心疼助教,每次实验都会碰到各种 expected 和 unexpected 的问题。

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(2019/2/21 更新) 成绩竟然还能撤回,然后今天惊闻自己降了一档。

(╯‵□′)╯︵┻━┻

6 0
silence 2017秋

上面基本把该说的都说了。我在这补充一点:

给大家提一个醒,实验报告要认真写,占20%。

我有个同学大作业和我做的基本一样(VGA做的一个八数码拼图游戏),实现方法、代码什么的互相都有交流,大作业得分很接近,前面的实验也都是按时完成的,但是我们的总评差距很大。唯一的解释就是实验报告的问题了。

另外,我室友期末做的比较水,是一个用数码管显示的小游戏,貌似只有15分。但是实验报告写的很认真,最后总评很高。

如此看来,实验报告改的应该很严,而且分差拉的很大。

而且据说大实验不同助教的评分尺度不同。有的助教表示到他那检查的几乎个个都有VGA,没有VGA分就很低。而且,外设可以用来吓唬人。比如,如果你是信院转来的而且学过电设的话,把一个单片机连到板子上就可以起很大的震慑作用(但是可能你的单片机实际上没起什么重要的作用)。键盘鼠标什么的就更不用说了。要让助教觉得你的结构足够复杂,而且实现起来颇有难度。

 

这门课让我体会到一个道理:板子是永远不会出问题的,Vivado是永远不会出问题的(虽然综合、生成速度极慢),只有自己,永远都会出问题!

 

Tips:ISE和Vivado其实都是有调试功能的。不要觉得仿真太麻烦就不做,实际上仿真可以解决大部分的bug。波形图可以反映出绝大多数的问题。另外,每一个Warning都不要放过。有可能哪个地方你少连一条线,warning里就会以“某个端口连接数不正确”的形式告诉你。

6 0
124万岁 2016秋

体现了计科的特点:自学。

老师提供了辅导书和各种参考资料,在实验的过程中基本靠自己看,编写代码,以及在一遍一遍的错误和调试中学习Verilog。这个实验会用去每周2个小时到1天不等的时间。最后的大作业在两周内完成,我用了5天(全部学习时间用来编程),没有用外设,做出了一个用户界面不怎么友好的游戏,目测给分还算不错。所以感觉外设只是一种表达的途径,不是关键所在,设计的系统的核心代码逻辑复杂清晰,完整可用的话使用外设可以锦上添花,但如果做一个比较无聊的东西或者简单的小游戏,加个蜂鸣器也起不到雪中送炭的作用。

希望这门课在之后能提供更明确的要求,有几次实验总是在纠结老师的要求到底是什么。。。。

最后的大作业的话,建议使用做一些有新意的东西,外设能用最好,用不了(或者懒得学。。。)就用心完善设计,提升逻辑复杂性,也可以拿到不错的分数。

另外感谢前几届的学长,没有你们的经历和反馈这门课可能会比现在坑很多。现在有了教材和助教,完善多了。

5 0
TheLitFire 2018秋

院必修课,给一分是因为:

原来给了六分,我写了总共得有好几万字的实验报告好好搞,一开始98总评,忽然还说要改总评!??98给我改到91??

正态分布个锤子,说的不好听点,凭什么要让我被正态分布?我写的多还是我的错了?

一学分的实验,可以直接占掉你前一天的准备+一个下午课上+一个晚上报告的时间。如果你选择不提前做一下该周的实验,那么你极大可能会做不完。

其次,实验有英文原版指导书和助教翻译的中文版。建议是有能力就直接看英文版,因为中文翻译偶尔会XXX(比如会把GreyCode格雷码翻译成灰码QwQ)。即使是英文原版,有一个状态机实验的要求也是前后矛盾,套波形图画的“序列检测器”跟模数电路课上讲的分析方法根本划不到一起去。

最重要的一点是,你可以说是刚学会1+1=2就要算本科大多变量微积分期末考了。用verilog在vivado编程的时候疯狂报错、出奇怪的warning、FPGA就是不出你这个功能。。。。。。。最可怕的时候你根本不知道为什么这么写代码就会出bug、换成这样看起来没什么变化的语句就没有bug了(甚至连老师和助教大多时候都帮不了你),根本上讲就是模数电路课上讲的那点verilog语法根本就不够体系,你要是有本和c primer plus那样的verilog的书,再给你一门课来从底向上教给你这句verilog语句在底层是拥有什么样的行为,会生成什么样的电路。。。。保你一遍写完直接跑板子0 error。

tip0:给分是随机的,放松心态,不必紧张

tip1:提前看实验!提前看实验!提前看实验!最好的是提前把几个实验先做做试试!

tip1.1:实验报告请千万要认认真真写,表示你的认真态度(某助教跟我讲的,这个占分应该比较重)

tip2:不要忽视任何一个systhesis和implementation的warnings!任何一个!哪个warning都要找到出处,确定这个是有问题的还是没有问题的,百度看看,改一改。一个建议是多用数据选择器,少写always(玄学警告)。(某一次写计时器的,我从中午一点写到下午六点半,七点助教验收完,就开始给别人debug,直到九点从实验室才出来,饭都没吃)

tip3:大作业,涉及稍微复杂的逻辑,多用时序,少用组合,多用摩尔,少用米利。做之前基本通篇看一下参考手册之类的内容。参阅diginilentinic(是这么拼么我忘了板子上有这个公司的网址自己找就行)

tip4:卢老师给的“参考代码(bug)”,直接无视,看都不要看。

tip5:下面贴一下我的本学期实验代码和报告,vivado2018.2版本。(

(想了想还是不贴链接了,认识我的学弟学妹来找我要好了,给不给就看我心情了嘿嘿嘿

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printk(应该是Diligent Inc吧,板子叫Nexys 4 DDR,网站上面有叫Reference Manual的)
Lyncien其实下学期的组成原理会更占用时间,要用它完成一个CPU,并且上板...先花几天仿真找bug,上板后再花几天...
TheLitFire回复 @printk: 是的吧。写大作业的时候肯定得用那上面的资源。
TheLitFire回复 @Lyncien: 所以我19寒假准备提前搞一搞QwQ
手嶌耶我要做你认识的学弟学妹!
TheLitFire回复 @手嶌耶: 对不起,作为这一届的理论课助教,我是不能干这种事情的(

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TurboRocket 2020秋

实验难度主要在 Lab 3 和 Lab 7, 用时相当长.

唯一一点建议是不要每次都在第二周赶着 ddl 做实验,因为如果哪个实验突然难了可能临时肝没心理准备就容易爆炸

最后综合实验上了 VGA, 总评 99, 满意了orz

我的 Lab 1 - Lab 8 放 GitHub 上了: https://github.com/BC-Li/Digital_Circuits_Labs , 仅供参考(因为代码过于垃圾(为什么我才发现orz),而且如果直接照搬就上板子不练,下学期组原实验会很惨...)

3 3
itsarislbc nb!!!!
itsaris建议一边实验一边截图写实验报告,或许可以提高效率
FGXLlbc nb!!!

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棉花糖 2019秋

首先今年的实验室从logisim在电脑上手绘电路开始的。和数字电路课程很配套,也大大减少了大家理解学习电路的难度。 今年只有三个小实验+一个大实验是需要烧板子的,也就是说前半学期这门课就是单纯的福利课…是的,我直到第二次上fpga之前每周撑死花2个小时在这门课上。 当然开始正式上板子了也慢了…不过基本上只在上课时间做也是能完成的。 不过对于第一次写电路代码不多花点时间像话么…

另外今年老师和助教很nice,不仅ddl变成了实验2周报告3周,在很多人都出现迟交问题时也直接减少了一次实验;最后大作业的得分也因为大多数人交不上来而减少了迟交扣分。所以还是很赞的。而且有的时候即使有点小bug也会先给过,然后提醒你在实验报告里面修复。

今年开始有部分同学要使用某学长开发的fpgaol平台。考虑到是第一年用,一些问题还是可以理解的。(你知道我有一天等到8点还不能上传比特流我有多绝望么…最后的结果是:在线控制烧写的raspi罢工了…)另外平台的接口和输出与普通fpga不同,也请后面的学弟学妹们注意。

最后就给一点建议吧。一个是做实验写代码要有耐心,不要放弃。(我们无论遇到什么bug、都不要怕、微笑着面对他,消除bug的最好办法就是创造更多bug(划掉)。)作业题也好大作业也好都没多难。第二个是一段式状态机才是正统!三段式是什么caib!第三个是注意你要写的是电路,他的语句关系和C是不太一样的!!!好多bug都是源于你把verilog当C写了!!!一定要注意!!!特别是寄存器赋值的时候!!! 最后,不要抄袭!!!不要抄袭!!!不要抄袭!!!

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最后出分96,感觉美满了。

 

 

 

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也西湖摸鱼为什么不要抄袭
棉花糖回复 @退学边缘: 助教在看到极其雷同的电路设计后会更仔细的检查代码,甚至降低后完成的人的实验评分

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GEoURO 2017秋

这门课最大的问题就是你还没学会走就让你开始飞。光凭模数课上以及实验课开头一节课讲的一点点Verilog的知识,根本不足以了解编程到底是个怎么样的思路。因此需要花费非常大量的时间去找相关的资料。在程序的Debug方面也非常耗时间。一个小问题就得花好久去解决。

给分的话非常的迷,在课程开始的时候并没有明确的说明具体的给分标准是怎么样(比如说实验报告会占评分的绝对比重之类?),因此的我实验报告也没有写的非常的详细。我的每个实验都是按时完成的,最后期末的大实验做的是用VGA显示器实现的一个八数码,当时最后的实验得分是15/20分。在这样的情况下最后总评74????WTF???因此合理怀疑实验报告占了绝对的比重。

至于这门课成本身,学分权重与耗费时间严重不符,虽然有固定的上课时间,但除了前一两个实验,后面的实验不提前做的话时间肯定是不够的。总之需要花时间就对了,而且之后的课程还会用到Verilog(组成原理,体系结构),所以多练练也是无妨。

总而言之就是给分迷,记得好好写实验报告。

2 0
NIcecream 2018秋

给分厚道。期末成绩不对,跟老师说了一声,提了 47 分。

2 0
账号已注销 2017秋

这门课几乎是自己学的, 而且好的资料也很难找

硬件编程最差的体验就是debug了,体验极差,速度太慢

很遗憾,这门课没有激发我对硬件编程的兴趣

前几次实验很简单,后两次就比较难,

可以说是教了加减法,就要做微积分了

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Civilization可以说是教了加减法,就要做微积分了

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THT 2020秋

简单的实验每周要花三个小时左右做完加写实验报告,难的实验要很久。实验指导给的内容蛮详细,会有些帮助,不过关键时刻还得抱大腿或者找助教。最后一次实验比较难,我做的很水,但是助教最后给分很好。

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ForeverTime 2019秋

2019秋学期老师修改了课程用的教材,每周都会发下一周实验内容,感觉还是不错的,至少学生一有问题老师就会积极地反馈修改。

实验1-8总得来说感觉是不是简单过头了,完全没有体会到前几届说的难度,可能是因为这学期大幅修改了课程内容,只有一两次因为某个蜜汁bug卡在那儿(不过老师很快就给出了解决方案),所以感觉老师还是挺负责的。

离谱的是最后一个大实验,难度陡然提升,至少先用一周让我们熟悉各种外设的使用吧啊喂。真的是学了个1+1=2就来做微积分。在此建议大实验千万不要拖,你根本不知道要花多少时间在上面(我们有同学在机房待到两三点)。有人嫌烦直接扒了一些csdn上的代码改改就交了好像也行?反正我全是自己手打的,最后满分20得了16。

最后吐槽一下这课的学分,太nm对不起花在上面的时间了,好歹给个两学分意思意思,真正花在上面的时间每周可远远不止那一个下午。

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zeddthegoat 2018秋

电三不眠夜,不多说了。

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leaves 2018秋

专门为这门课注册账号来点评一下。

课程相关的其他同学说得很全面了,我就来吐槽吐槽给分。

其他课程开学就说清楚总评怎么评,哪些方面占百分之多少,这门课呢,没有,到期末都不知道如何评分。

没有就没有吧,我按着你说的做,期末总不会差吧?课程群里上传一个实验报告模板,只有“目的”、“截图”和“总结”三大块,每次实验要求也只要求检查代码截图,这要做什么还不明显嘛。结果期末被这平时实验报告拖后腿了,看来要写出“自己的东西”是常识吧。

最后期末给分85,过完年撤回二次给分89,我觉得是下调了平时实验报告占比,其一,我平时检查满分,大作业18,分数提高多半是低分占比减少了;其二,毕竟平时实验和大作业大家相差不大,只有认没认真对待平时实验报告这方面会造成70+和90+两极分化,这一调整都往80+靠拢了。

所以,平时扣一两分,大作业水点没问题,平时实验报告必须好好写。(怨念)

 

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继大雾实验之后成为可以日常吐槽的实验课!给分真的很差……建议学弟学妹从第一次实验课开始就每次按时交……我就说为什么那么多学长学姐重修一门一学分实验课的

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Lotdhh 2017秋

快要开始上课的时候才说板子不够,早先几个月都不知到去干嘛,最后两个人共用板子,最后大作业两个人都要用板子挺麻烦的。不过我们这一届开始有新的板子用,据说是老师他们自己焊的,只有二十多个试用名额,试用这个板子可以自己独享这个板子,当时怕有坑就没申请。

老师上课时给的指导很少,第一第二次课会介绍ise怎么用,但是讲得好快,我跟我的合作者都没听懂就过了,第二次课讲怎么通过画电路图设计电路,结果张俊霞老师搞半天没搞懂怎么弄总线。

ise问题比较多,偶尔会随机出现一些无法理解的bug,重新运行可能解决,到了写组成原理实验的时候,不知到是项目变大了还是什么,每次仿真都会出问题,基本都是通过在测试文件加几个空格然后保存再重新仿真来解决的。有同学用iverilog+GTK代替ise,我用过一次就没用过了。

verilog语法基本都是自己学,在模拟和数字电路这门课上会简单介绍一些语言的概念,后面抽一晚上的时间把老师发的一本入门教程看完后才算写得比较顺手。

最后大作业写了像素风格的Flippy Bird游戏,写主要逻辑的时候写得特别顺手,一两个晚上就基本完成了,但是后面还是花了好几天想用fpga里面的flash存进一些图像,但是死活没弄成。彻底放弃这个想法后想使用鼠标控制游戏,但是我拿的板子是nexys 2,没有USB接口,得要弄转接头,听说这玩意兼容性不是很好就放弃了。

最后总评92.

 


2019年6月补充:

这门课最重要的还是要培养对verilog的感觉,如果这个实验课结束之后对verilog还存在恐惧心理,还弄不懂verilog的时序问题以及还没养成一个好的debug习惯的话,后面的组成原理和体系结构会很痛苦的。


2019年9月企业秋招感想补充:

在秋招面试的时候提到我们写的数电实验和CPU都是用verilog写的,面试官基本都是眼前一亮,大概大部分学校都是用C++之类的高级语言写模拟器的,我们坚持使用verilog也是少见。

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peining 2016秋

计院必修课没啥可说的。

其实难度还是比较大的,主要是Verilog 对debug 很不友好,有时候一点点小错误几个小时就是发现不了。

课程时间教务系统上写一个下午,其实晚上也可以做,不过主要还是要提前完成,很多部分还是要靠自学或者问同学,实验指南不太靠谱,不过已经不错了。

助教有4个,都很负责,但是其实还是太少了,我印象中很少能在debug的时候得到助教的帮助。如果这课要效率高的话,助教大概要配到像大雾实验那样(不太可能)。

最后的大作业是自由发挥,实际上对于不加外设或者加的少的同学不太友好,助教给分大概也是按照实现难度来判断的。

张老师比较和蔼,卢老师比较凶,嗯就这样。

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@runday 的评价有些片面。老师和助教对问题解释确实有些不到位,但是直接问数字电路老师就比较好。数字电路的教材里讲Verilog讲的很明白,而且Verilog本身语法也不是很复杂,我们的要求就是会用,也不需要探究语法的细节。不理解什么叫“他给的完全不能用”,那个软件用起来还好,win8以上系统也有解决办法。第一次接触七段数码管的时候,难度跨度确实有点大,时间少弄不完,但是其他实验代码都不过十行二十行。怕迟交为什么不提前做?况且大部分实验上课时间足够弄完。板子坏了又是什么情况?完全不能理解。我和我认识的同学板子没一个有问题的。板子不够用我也不能理解,这个板子下学期都是用来做CPU的,你有什么复杂的程序能用尽板子里的逻辑门?最后成绩95。

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runday我说的不是Xilinx的板子,是那个箱子一样的,难道是实验室更新了?但你可以问问我们这一届的,是不是很多都是坏的。win8有没有解决Xilinx的方法我就不知道了,我当初找了很久,找到的方法全部没有用,最后怒装win7。至于时间问题,当时好像有三个时间段的人,最早时间段的人只有一个白天可以做,如果要上课,那就只有一个中午做,后面时间段的人会逐次增加要求提高难度。至于态度问题,我们提过意见后组原实验的时候就好多了,至少卢和另一个不会不教你还要bb你,组原时张老师也经常来辅导了。不是我片面,是前人代你们吃了苦。

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runday 2014秋

这一年态度不好,对问题的解释不到位,还经常让同学去百度,要求又严格。这门课设计得非常不科学,没有任何的参考书,网上也很难找到代码参考,实验开始后才让我们配置quartusII,而且他给的完全不能用!网上很难找到破解。实验做到一半换成xilinx时都要期末了,而且xilinx不兼容win8,要么完全用不了,要么经常出问题坑你。实验花的时间很多,只靠上课时间绝对弄不完,每迟交一周扣一次分。quartusII用的板子也是经常坏了修的,完全正常的板子可能一台都没有,做复杂一点的实验板子就不够用了。最后成绩67

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jenny42怎么这么坑…
runday没事,知道后预先准备就好,而且卢老师教组成原理实验时的态度明显变好,而且他也准备写一本关于Verilog的教材。

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__________ 2020秋

2020年秋上了这门课。

 

与前几年不同,现在这门课前几次实验都是在FPGAOL在线平台上完成了,不需要接触实体开发板,这一改变利弊并具吧。好处是简化了很多实验的内容,我个人基本上在ppt刚发布不久后就能做完,debug和实验检查也变得更容易了。坏处之一是FPGAOL这个平台功能太有限,管脚少的可怜,甚至连数码管全灭都做不到;另一个坏处是由于对实体开发板不熟悉,到了最后综合实验可能直接傻眼,白白错过拿一个还算不错的分数的机会。

 

最后综合实验,似乎大部分人都很排斥用实体开发板?于是在大部分人用FPGAOL或是logisim绞尽脑汁想主意时,我用开发板+vga实现了个没什么新意的像素小游戏,总共耗时2天课余时间,拿了87,满足了。

 

学这门课一定不要畏惧verilog。verilog虽然长得跟C语言很像,但本质是连线,请一定不要代入写C语言的逻辑,否则可能debug到秃头。以及组成原理实验也会用到verilog,好好做数电实验,后面也会受益。

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AidenY 2017秋

快毕业了,统一评课。

这门课我是19年上的,总体不推荐。

 

但必修没得选。

 

不多说。

第一,以后还要用的,不想学也希望同学们好好学,要不然组成原理体系结构一起爆炸,就大概率准备考研了。

第二,永远不要迟交。

第三,好好写报告。

 

这门课主要是和助教以及制度交互。

完完全全考验情商。没什么智商的位置,代码就那样,找朋友一起解决也不是不行。

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nice 2017秋

本来是要给9分的,每次都按时提交,报告就简单水,然后大作业在大佬的帮助下完成了,用的开发板。平时基本满分,大作业回答问题不好,也就这样,拿了优秀,不错了。但给7分的原因是老师会单独开竞赛班去学更难的东西选拔竞赛人员,选拔前保证了最少给优秀,结果成绩出来好多大佬都3.3,据说老师说都给了很好的成绩。这些大佬的优秀率还是被限制了,是打分后放回了原班里进行算分,这样不仅对大佬们不公平,他们真的学的很累,然后还占用了我们普通班的优秀率,很气。既然你学的不一样为啥要一起算分?一起限制优秀?对谁都不公平。

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极其繁琐的实验课。一共十次实验。最后一次实验是自己进行一个项目的设计和完成。

难度成迷,按理说应该由易到难的实验安排,但居然会偶尔难度陡增。印象里第三次实验,做了整整一天(真的是从早上七点多在西图肝到晚上),没!有!做!出!来!……然而紧跟着的实验四,半个小时搞定?

整体难度很高,虽然只排了一个下午的课,需要耗费的精力则要大很多,完全秒杀大物实验之流,其唯一好的地方就是比大物实验带来的收获多一些。因为这部分内容在之后的学习中还算比较有用。

每个助教全程负责一组同学,主要是检查实验,实验报告,给分等。一般助教都是从这个阶段过来的,知道大家的需求,都比较nice,也不会难为大家。尤其表白我们组助教myl,很负责任。还花费非上课时间来给窝送板子,每次检查窝实验时也会给窝指出一些不足。可以说是很好了。

最后给分很满意。爱了。

但该课确实很耗精力,不过也避免不了吧。计科的学弟学妹要提前做好心理准备。

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课的内容和老师还是很好的...但是不同助教给分差异极大,有点玄学

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return 2018秋

给分不是杀手是玄学手 一同学一开始70被提到82,另一同学95被拉到84,这调分技术就和ljl老师的参考代码一样让人捉摸不透 建议学习的同学一定要从网上去多搜一下verilog的相关语法,懂了之后就会发现课程也不是很难,要是完全跟着ljl老师走,那怕是要凉透了 另外debug的时候心态要平和,否则可能气死在机房了

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Gone 2018秋

这门课程的给分存在严重的教学事故。

总评先给了95,在教务系统上登出,又撤回降到89 。而原来85的还有提到89的。

玄学给分 玄学调比例

这件事给我的直接观感是:分数是老师说怎么给就怎么给的,上差下差甚至可以3个档。

这就是妮可对学生负责吗?分数全靠运气??

非常生气。

卢建良也不负责,据同学反应答疑还是张老师和个别助教靠谱。

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嘉然今天吃战斧洋芋这也太秀了吧
zyhu也许可以像教务处提出异议?
Gone回复 @孑然孤梦: 教务处估计直接一个比例由老师决定就怼回来了
zyhu回复 @Self-Exile: 如果所有人按照一个比例计算,且这个比例满足教务处“考试成绩占40%-50%”,那确实无话可说。。。。
Gone回复 @孑然孤梦: 就是说 原来给高分,因为分布问题调整可以,但是为啥原来低分的调完之后比原来高分的还高 分数是用来体现在这门课上的水平的 这就让人感觉老师让谁得高分完全是自主行为 学生根本无能为力只能靠运气
zyhu回复 @Self-Exile: 我另一门课对老师给分也有质疑,要去向教务处投诉。这样,请你把具体情况告知我,开学之后我一起去反映,如何?
Gone回复 @孑然孤梦: 我这门课的问题是全班性的问题 不是个别人的给分出现偏差 这样的话别人都似乎没有行动 难道就要不了了之么

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icepear 2018秋

感觉好好写实验报告,水水地做实验比水水地写实验报告,好好做实验给分高,这种课没法按照实力给分的,玄学。

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Kelley 2018秋

反正也没得选,给一些建议吧:

1.最好找张俊霞老师debug,姿势水平高且态度非常友好。

2.实验报告一定要认真写,心得体会之类的多凑字数,凑一两次以后按自己套路写起来就快了。出分以后普遍反映是给分差吧,我实验报告每次600字+,其他方面大家也都差不多,最后91,感觉给分还OK。

3.写代码建议先自己思考或者跟别人讨论交流,直接抄卢建良老师给的参考代码是不可取的(很可能死都不知道怎么死的)。

4.工欲善其事,必先利其器。vivado里写verilog建议先配置好舒服的编辑器(方法自行google,Notepad++和Sublime text都挺好),高效又美观。

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手嶌耶马上打开电脑看了下自己的报告每次1200-3000。。。感觉600不够写。。。

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daiaqswde 2017秋

课程很麻烦,每周都是噩梦。 期末的大作业可能是占比很大的,实验报告估计会有意想不到的占比。

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printk 2018秋

拔苗助长的FPGA体验,懵逼的不行的综合实现

综合时会出现各种玄学,大抵是因为Verilog本来是一门用于仿真的语言最后却拿来做综合,导致诸多边角情况,生成奇怪的电路……

(也许应该自己看看开源的Verilog实现吧,比如yosys?)

最后肝了一星期,看了一遍AXI总线的手册,调了EthernetLite模块,做了个用Phy发送以太网帧的Demo,受益匪浅。

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ihtaqua 2017秋

这门课最大的特点就是自学,事先不做准备,只在实验开始前听老师讲两句,基本上一下午是做不完的,遇到奇怪的问题也别指望助教一下能帮你解决。一般是周三晚上才有下一个实验的ppt,而周四下午就做实验了。我都选择晚上尽量直接做好,然后下午检查完了就走。 前几个实验基本就是小学生编程的水准,后面几个稍有些难度。很多时候只是因为对硬件语言不熟悉,才觉得错误很玄学,不要总甩锅给编译器(虽然编译器确实很迷)。似乎最后总评基本看大作业完成情况。 大作业我写了一个类似东方project的一个弹幕射击游戏,素材取自TH14,画风算是少有的非像素风格游戏。 总计花费时间大约是一整周的课余时间,由于老师出借显示屏的时候还在做大雾实验,我就只能到各种机房去用显示屏(主要是少院机房)。虽然不知道给分怎么样,但完成了这样一个相对比较完整的游戏,其实还是很有成就感的ヾ(Ő∀Ő๑)ノ(顺便写verilog锻炼了我的心性) 完成大作业要么花时间精力去学习课外知识,要么想办法在设计上有出彩之处。如果是赶ddl赶出来的大作业就会很水,而且估计一学期啥也没学到(感觉至少有一半的东西是我在做大作业过程中学到的)

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随风流年 2016秋

这门课其实就是Verilog写代码,可能最开始接触有点方,但是Verilog学起来并不难(虽然有时候极其玄学。。。。)。前几次作业很简单,一个晚上绝对能弄完,甚至能空出来很久。

不过等到做状态机那一次,建议提前准备,我一般是周五下午检查,然后一般是周四晚上写,那次状态机由于难度陡增,周四晚上在小伙伴帮助下弄到一点多,第二题天上午起来继续仿真,好在下午上课前弄好了。但是还是累得半死。(不过总体来说也就两三次比较难,大部分还是很简单的。。。)

最后的实验大作业是重点,拉差距的地方,大佬就是各种外设,比如贪吃蛇,闹钟,真人CS,弹球游戏,连连看(如果是大佬,可以尝试这些,一般加外设,界面做得好一些就能拿18+)。不过不加外设也不意味得分低,我同学做的电梯比较有新意,也拿了17(无外设)。一般如果是简单的游戏,比如烂大街的打地鼠,一般是12—13。

PS:我做的就是烂大街的打地鼠。。。。不过多加了个存储系统,可以显示每次游戏结束的得分,排名以及历史记录,其实也就是多用了寄存器,排序之类的小知识,最后给了15,希望老师能比较看好我的实验报告,最后给个优秀23333

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浮云兔斯基 2016秋

Verilog靠自学。大作业好多用外设的,然而最后助教评分还是看复杂度…如果设计没有新意,外设也没有特别占优势。倒不如做好自己会的那点东西,或者比较有趣的东西,不要为了外设而外设

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santa 2016秋

verilog就是门玄学,莫名其妙就报错了,不知道改了哪就又能成功运行。。虽然每次作业都能完成,但还是对verilog半懂不懂。。

吐槽: ①开发板反面是交大校徽,怀疑是交大淘汰了nexy2和3之后低价转让给蜗壳的

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eipi10 2015秋

前面的实验平时花时间做就基本没什么问题,最后自己设计的大作业目测只有加外设才能拿高分,本人没加外设,只拿开发板完成,最后一次实验给分也不怎么地。幸好不是做时钟秒表,否则据说时钟秒表做的再好也没有高分。

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卢建良

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