快要开始上课的时候才说板子不够，早先几个月都不知到去干嘛，最后两个人共用板子，最后大作业两个人都要用板子挺麻烦的。不过我们这一届开始有新的板子用，据说是老师他们自己焊的，只有二十多个试用名额，试用这个板子可以自己独享这个板子，当时怕有坑就没申请。老师上课时给的指导很少，第一第二次课会介绍ise怎么用 >>更多

这门课最大的特点就是自学，事先不做准备，只在实验开始前听老师讲两句，基本上一下午是做不完的，遇到奇怪的问题也别指望助教一下能帮你解决。一般是周三晚上才有下一个实验的ppt，而周四下午就做实验了。我都选择晚上尽量直接做好，然后下午检查完了就走。 前几个实验基本就是小学生编程的水准，后面几个稍有些难度。 >>更多

这门课几乎是自己学的， 而且好的资料也很难找 硬件编程最差的体验就是debug了，体验极差，速度太慢 很遗憾，这门课没有激发我对硬件编程的兴趣 前几次实验很简单，后两次就比较难， 可以说是教了加减法，就要做微积分了 >>更多

我 5 年前上的这个模拟与数字电路实验，实际上就是数字电路实验。一部分实验是弄几个芯片在面包板上拼电路，另一部分实验是用 Max Plus II 和图形界面来实现和仿真数字电路。实验报告每次要花三个小时左右来写，跟大物实验类似，好在可以用电子版，不用手抄了。实验报告：报告 + 代码：PB100006 >>更多

这门课其实就是Verilog写代码，可能最开始接触有点方，但是Verilog学起来并不难（虽然有时候极其玄学。。。。）。前几次作业很简单，一个晚上绝对能弄完，甚至能空出来很久。不过等到做状态机那一次，建议提前准备，我一般是周五下午检查，然后一般是周四晚上写，那次状态机由于难度陡增，周四晚上在小伙伴帮 >>更多

计院必修课没啥可说的。其实难度还是比较大的，主要是Verilog 对debug 很不友好，有时候一点点小错误几个小时就是发现不了。课程时间教务系统上写一个下午，其实晚上也可以做，不过主要还是要提前完成，很多部分还是要靠自学或者问同学，实验指南不太靠谱，不过已经不错了。助教有4个，都很负责，但是其实还 >>更多

Verilog靠自学。大作业好多用外设的，然而最后助教评分还是看复杂度…如果设计没有新意，外设也没有特别占优势。倒不如做好自己会的那点东西，或者比较有趣的东西，不要为了外设而外设 >>更多

verilog就是门玄学，莫名其妙就报错了，不知道改了哪就又能成功运行。。虽然每次作业都能完成，但还是对verilog半懂不懂。。 吐槽： ①开发板反面是交大校徽，怀疑是交大淘汰了nexy2和3之后低价转让给蜗壳的 >>更多

体现了计科的特点：自学。老师提供了辅导书和各种参考资料，在实验的过程中基本靠自己看，编写代码，以及在一遍一遍的错误和调试中学习Verilog。这个实验会用去每周2个小时到1天不等的时间。最后的大作业在两周内完成，我用了5天（全部学习时间用来编程），没有用外设，做出了一个用户界面不怎么友好的游戏，目测 >>更多

＠runday 的评价有些片面。老师和助教对问题解释确实有些不到位，但是直接问数字电路老师就比较好。数字电路的教材里讲Verilog讲的很明白，而且Verilog本身语法也不是很复杂，我们的要求就是会用，也不需要探究语法的细节。不理解什么叫“他给的完全不能用”，那个软件用起来还好，win8以上系统也 >>更多