实验兼具难度和一定程度的美感，给分有了具体清晰的标准，可以说这学期的改革是基本成功的。祝组成原理实验改革顺利。 然而Verilog在大部分学生的工作中可能用处不大，基本只有搞fpga开发，EDA开发的人用，科大应该加强对C++等面向对象语言的基础教学（不是说非得开一门课，实际上留成ICS这种课的课程 >>更多

补交DDL到了，一学期助教带完发现居然还没水评课，遂来水一波。 今年的实验比起往年肯定是更难的，不过也更能契合硬件课程体系。例如，我们删掉了之前大篇幅介绍的Logisim，而是从第一个实验开始就让大家敲Verilog代码。具体细节可以参考吴助教的评课，这里就不赘述了，我更想介绍的是带助教过程中发现的 >>更多

我上的提高班，现在还没出分，来评课一个。助教超级好，偶尔帮忙讲课就能看出来水平很高。而且找助教 答疑 聊天的时候，我也了解到了很多相关领域的东西并且确定了自己POI内容不算很难，就是有时候debug会有些焦躁事实证明正常情况所有实验可以全肝ddl，很推荐大家来 >>更多

来自于数电实验普通班，我认为这门课是我这学期体验感最好的课之一了，主要是因为助教们都很好（实际上这门课就是靠助教撑起来的），实验文档也都写的很详细，减轻了工作量。助教应该都是大三大四的本科生，能够理解我们的难处，也不会为难人，ddl也会根据我们的情况调整。在上这门课之前，我听说这门课会非常占时间，但 >>更多

学过计算机组成原理之后再来学这个表示也有点恶心。logisim虽然有点小儿科，但是有时候也挺迷的。Verilog的话，相比于cod来说还是非常基础的了（除了大作业之外），不过好久没怎么写有时候也要调挺长时间的bug。最后大作业不是很清楚情况。前面所有实验我应该都是满分，最后交了个cod的五级流水线C >>更多

这条评价是给2022年数字电路实验提高班的点评：省流版点评：满昏！非常欢迎大家来选择提高班相较于普通班，提高班需要你牺牲每一个周末来做每周的实验，但是对应的收获也要远远多于普通班提高班是为大二下的竞赛班预热的，因此难度也比较大，适合比较喜欢挑战的同学来选！提高班的实验从第一个开始就要平均花费8个小时 >>更多

坐标提高班。任务确实重的离谱，不过难度其实不算高，按部就班来，按时完成不是问题。最后大作业没做好沟通和规划，有两周时间，但小组三人总共只花了三天多，我也没做好描述，导致分工的优势一点都没体现出来，总之是一团糟；不过好在最终还是把成品做出来了（虽然看着像半成品一样）。（另外，综合实验真的特别特别特别卷 >>更多

真就按照总评给我89.4。。。 我是普通班的，感觉难度很大，每周要花很多时间，但是只要认真把每个实验都做完，得分就不会太差。 >>更多

这条点评是给数电实验提高班的。· 可以获得什么？相比数电实验普通班的总共十次实验并除了最后一次可能使用到开发板外几乎都使用vlab平台外，提高班只有七次实验，且全部使用开发板，在进行实验的体验上是要好不少的。提高班实验的难度上是要高于普通班很大一截的，因此可以学到很多普通班没有教或者没有应用到的知识 >>更多

2022秋提高班今天出分了 于是评课提高班是非常适合对硬件方向（体系结构啥的 有兴趣的同学选修的 也不需要任何基础 好好听课就行（甚至张老师还会为实验课在理论课上加点内容x课程任务量确实大 基本上课以来每个周末一半都在写实验 但这也保证能够基本的运用Verilog（一学分确实有点不太合适给分也是真的 >>更多