花的时间太多 作业太多 就一个学分非得让学生一整个学期被数电的阴影笼罩 每次实验搞的都很焦虑该学ds的 >>更多

给低分不是因为助教与老师的原因，相反，他们都很好，回答问题很快，很有耐心，助教们经常因为检查人数太多而留的很晚，他们的工作可以说可以评满分，我评价低分是因为这门课我感觉更应该放到给想学硬件的人学，硬件我根本不想学，很折磨，而且工作量远比1个学分大，我其余两门正课可能还没在这一门实验上用的时间多，而且 >>更多

2022/7/14，二年级第二学期结束后更新：虽然Verilog实验饱受诟病，以及这个东西的调试也确实比较困难，所以有人对这个实验有反感也正常。目前我的计算机组成原理已经学完而且成绩还算满意，从过来人的角度我重新审视一下妮可计科大二的硬件课程。首先就是一门看名字就挺硬核的“模拟与数字电路”，这个课程 >>更多

2.23 和数模电获得相同卡绩分数，给我“高兴”坏了（）这门课是给下学期COD打基础的，主要内容就是熟悉Verilog HDL的用法。课程内容对大部分同学具体有多少用，具体值不值得占用这个时间，我不好评价。但Verilog作为一个好玩的玩具还是比较有意思的。但我是真的不懂硬件，最后大作业做了一个中规 >>更多

看到各位都给好评，衷心为各位取得的收获或成绩感到同样的喜悦。下面我要来泼一点冷水了。这是我大二上，唯一一门认为给分对不起我的课程。其它所有课程，有认真学习修成正果的，有呼呼大睡勉强及格的，有考前突击老师大力奶的，有评价透明给分公道的。本课程破了先例。实验全部做了，选择性必做基本都选的最高分做，助教那 >>更多

综合实验选了LC3，实验一脑残扣了0.5，总计实验部分扣了4.5，报告没扣分，然后总评就93，没有4.3了😭。只能说太卷了。学习完魔术与它的实验部分，我真心感觉到：我对于ISA更往下的东西确实没有太大的好感与兴趣。ISA往下的东西抽象太少，实操起来有点过于繁琐。ISA往上的东西把该封装都封装好了，用 >>更多

实验兼具难度和一定程度的美感，给分有了具体清晰的标准，可以说这学期的改革是基本成功的。祝组成原理实验改革顺利。 然而Verilog在大部分学生的工作中可能用处不大，基本只有搞fpga开发，EDA开发的人用，科大应该加强对C++等面向对象语言的基础教学（不是说非得开一门课，实际上留成ICS这种课的课程 >>更多

这条评价是给2022年数字电路实验提高班的点评：省流版点评：满昏！非常欢迎大家来选择提高班相较于普通班，提高班需要你牺牲每一个周末来做每周的实验，但是对应的收获也要远远多于普通班提高班是为大二下的竞赛班预热的，因此难度也比较大，适合比较喜欢挑战的同学来选！提高班的实验从第一个开始就要平均花费8个小时 >>更多

同是实验课，隔壁的大物实验快来学学，实验文档真的无微不至，评分标准也非常清晰，助教小哥哥善解人意（会帮忙debug并且第一次检查出错还会给一次修改机会）还记得有一次助教们集体检查到十二点多，最后打车回的高新区，强烈要求给助教加鸡腿ε٩(๑> ₃ <)۶ з 具体来说，这门课并不需要多么卷（毕竟也才1 >>更多

Verilog真好玩！几天前就出分了，🐦到现在才来评。如果你已经定下来要来计科的话，不妨像我一样大一上就把Verilog学起来，然后把VerilogOJ做起来，毕竟这玩意是迟早要做的，刚好也能帮助你了解这门语言，这样到上这个课的时候就不用花那么长时间去debug了（提高班的另说，因为我以后不打算做体 >>更多